一、针孔缺陷对集成电路功能成品率影响分析与仿真（论文文献综述）
陈熠[1]（2020）在《基于时间数字转换的TSV阵列故障测试方法研究》文中研究指明互连特征尺寸的不断减小,使互连引起的性能问题日益突出,互连问题成为集成电路的发展瓶颈。三维集成技术能够大幅缩短互连长度,减小互连延迟,提高系统的集成度,为解决互连问题和延续摩尔定律提供了可行的技术方案。硅通孔（ThroughSilicon Via,TSV）作为三维集成电路（3D IC）中的一项新型互连技术,实现各层间的信号传输,越来越受到人们的关注。三维集成中TSV数量较多且分布密集,TSV间的串扰耦合将会对信号传输性能产生影响。另外,TSV制造工艺复杂且不成熟,使得TSV中容易产生各种缺陷,影响三维集成电路的可靠性。因此,对TSV进行分析检测,从而提高电路性能和成品率很有必要。本文主要对TSV阵列的串扰耦合进行了分析,并提出了一种内建自测试（BIST）方法,对TSV中心铜导体和绝缘层中存在的故障进行检测。主要研究工作包括:1.在基于TSV的三维集成电路知识的基础上,建立TSV阵列物理模型,通过参数提取软件,计算TSV阵列中的总耦合电容来反映阵列中串扰耦合的大小。讨论TSV数量变化和阵列边缘效应对串扰耦合的影响;提出4种不同TSV阵列的布局结构,并结合S参数分析它们的近端串扰,得到两种利于扩展的TSV阵列模型。同时,对TSV阵列的结构参数进行分析,考虑TSV阵列面积影响,说明了TSV阵列尺寸的选取规律。2.分析TSV故障的产生机理,根据其电气特性,建立TSV有故障与无故障时的等效电路模型。改变故障等效电阻的大小,得到信号传输延迟与故障大小的变化规律。在时间数字转换器（Time to Digital Converter,TDC）的基础上,将TSV作为负载,提出一种新的TSV测试方法。测试电路结构在HSPICE中基于22 nm PTM CMOS工艺下进行设计与模拟。3.根据提出的测试方法,调节电路结构中晶体管参数,分别对开路故障和短路故障进行检测,得到故障对应的输出数字码,其大小反映了故障的严重程度,并对测试结果的有效性进行判定。利用时间放大器原理,对提出的测试方法进行改进,得到该测试方法的检测范围和测试分辨率。
束月[2]（2020）在《基于六边形硅通孔容错技术研究》文中研究说明基于硅通孔（Through-Silicone Via,TSV）的三维芯片技术是作为延续摩尔定律的重要技术之一。三维集成电路（Three dimensional integrated circuits,3D IC）利用TSV将层层晶片垂直互连,与传统的二维集成电路（Two dimensional integrated circuit,2D IC）相比,三维集成电路有延时短,集成度高,带宽高,功耗低和噪声小等优点。但是,TSV会在制造的工艺流程或是堆叠绑定的过程中,出现TSV故障失效情况。三维芯片的良率主要受到TSV的良率影响,一旦TSV发生单个故障或是聚簇故障却不能及时修复时,三维芯片的良率就会大大下降。因此在三维电路的适当位置添加适量冗余TSV是十分重要的。当TSV发生故障时,适当位置的放置适量冗余TSV进行容错修复,既可以提高芯片的可靠性,保障整个三维芯片的良率,还可以减小时延,节省硬件开销。基于上述情况,本文做了以下相关工作:1)学习了集成电路相关研究背景,分析了三维集成电路的发展和必然性,并研究了三维集成电路目前所面临挑战。2)学习了三维集成电路和TSV涉及的相关知识。三维集成电路的相关技术,其中包括三维集成、三维堆叠、三维对齐以及三维芯片减薄技术;分析TSV的制造工艺、电气模型、以及TSV的缺陷原因和故障类型。并分析了TSV对芯片良率的影响。3)学习了现有的TSV容错技术,可分为一维容错和二维容错,分析不同容错结构的分析优缺点,研究了三维芯片技术的实际应用。4)提出了对角线六边形的TSV冗余结构设计。利用六边形特有的结构的优势,并对冗余TSV的个数及位置进行合理的配置。实验结果表明,与现有的容错结构进行分析对比,对角线六边形的TSV冗余结构的具有高修复力,并在面积开销,修复路径长度以及时延方面都有所改进。
姚瑶[3]（2019）在《3D存储器的内建自修复技术与TSV容错方法研究》文中提出三维集成电路是指利用硅通孔（Through Silicon Via,TSV）作为电学连接,将多个同质、异质的芯片或电路模块在垂直方向上堆叠起来,共同完成一个或多个功能。三维集成电路被认为是超越摩尔定律的一项技术,相对于二维集成电路来说,三维集成电路有很多优势:互连线长度更短,互连线密度更高,带宽更高,支持异构集成,芯片面积更小,存储容量更大等等。由于三维存储器充分利用了三维集成电路高密度集成的优势,它已经成为三维集成电路重要的应用方向之一。但是成品率低始终是三维存储器的一个重大挑战。此外,TSV制造工艺的不成熟会进一步降低三维存储器的成品率,因为TSV在制造、减薄、对准、绑定等过程中容易引入各种缺陷,且制造过程中任意一层无法修复将导致整个堆叠的失败。这些情况会进一步降低三维存储器的成品率。为了解决上述问题,本文旨在提高三维存储器的容错能力,一方面提出了一种高效的内建自修复（BISR）方案来提高三维存储器的故障单元的修复率。另一方面提出了一种基于蜂窝的TSV冗余架构来提高TSV的容错率。本文的主要贡献如下:（1）提出基于行/列块映射的三维存储器内建自修复方案。传统存储器修复方案是采用冗余行或者冗余列去替换发生故障的行或者列,也就是说存储阵列的每一行或列只要有一个单元发生故障就要用整个冗余行或者冗余列去替换,这就使得冗余资源的利用率不高,从而导致存储阵列的故障修复能力有限。本文提出了一种有效的三维存储器内建自修复方案,这种方案首先获取每层芯片的故障分布情况,并采用基于行/列块映射的算法对不同层的故障进行聚簇,这种细粒度的映射能使尽可能多的故障聚簇到同一行或列,这样修复相同数量的故障所需冗余资源更少。实验结果表明,与其他修复方案相比,本文提出的方法不仅具有较高的修复率而且在修复率相同的情况下,所需的冗余资源更少,同时增加的面积开销几乎可以忽略不计。（2）提出一种新型的基于蜂窝的硅通孔（TSV）修复结构。相对于矩形结构的TSV排列方式,蜂窝型结构在利用面积相同的情况下所能容纳的TSV数量更多,耦合电容和峰值噪声也更小。与其他方法相比,本文提出的架构综合考虑了修复率和硬件开销之间的折中,利用相对较少的硬件开销达到了相对较高的修复率。仿真结果表明,本文提出的架构对均匀故障具有99.84%的修复率,对于高度聚簇故障平均也能达到81.42%的修复率,比基于环的方案平均提升19.95%,面积开销和总延迟相对于基于路由的结构分别减少50.43%和53.16%。
伍尧[4]（2017）在《版图灵敏度新模型及提取算法研究》文中认为在半导体行业中,集成电路（IC）生产的成品率一直是该行业努力提升的方向,成品率的提高能够起到减少生产成本、提高利润、节约资源的重要作用。随着集成电路制造技术的迅速发展、规模的扩大和特征尺寸的逐步减小,导致由制造缺陷引起的成品率损失愈发严重。目前,在IC生产过程中,成品率下降的原因是在版图布线阶段,版图布线关乎产品成品率高低。在版图优化的过程中,如何选择待优化的线网至关重要。将灵敏度作为成品率估计和待优化线网选择的手段,能够很好的解决上述问题,最终达到提升集成电路生产成品率的目的。本文首先提出基于可视矩阵的灵敏度提取算法（VMS）。定义一个二维可视矩阵,用于存储不同线网间可能产生短路的信息和单个线网可能产生开路的信息,依据可视矩阵的信息计算灵敏度,将传统的版图灵敏度计算模型与可视矩阵相结合。VMS是一种加速算法,在现有的灵敏度计算模型的基础上增加VMS算法,能够缩短原模型的计算时间。实验结果证明,该算法不仅能够保持原模型的计算结果,更缩短了计算时间,特别是对于复杂版图。本文提出了带权灵敏度模型（WS）和基于边表示带权灵敏度的版图优化算法（WSOE）。WS是一种计算灵敏度的新模型,能够有效减少大概率出现的缺陷对IC成品率的影响。运用数学形态学的方法计算线网的关键面积,以关键面积的大小与线网大小为依据计算带权灵敏度,并运用VMS算法提高带权灵敏度的计算速度。基于边表示带权灵敏度的版图优化算法是WS的一种应用,是将带权灵敏度模型与数据结构中的图论相结合进行版图优化。该算法运用到图的特点,在一次遍历中可以得到多条待优化线网。WSOE网在选取待优化线网时充分考虑了线网之间的联系性,找出线网间连接最紧密、对版图优化效果最显着的一条路径,路径上包含了多条线网。
冯瑞平[5]（2014）在《基于缺陷特征的短路关键面积模型及提取算法》文中进行了进一步梳理由于集成电路规模的持续增大和器件特征尺寸的持续减小,缺陷的存在对集成电路版图的影响不断增大。关键面积的概念描述了集成电路版图设计对存在缺陷的敏感程度。近年来,关键面积研究已成为集成电路版图优化和成品率估计的核心内容。在关键面积提取算法中,结合数学形态学的关键面积提取算法因具有时间复杂度低、精度高和应用范围广等优点而受到广泛关注。本文对短路关键面积计算模型和提取算法进行了深入研究,主要取得了以下研究成果:1.对短路关键面积计算模型进行了研究。针对冗余物缺陷导致的短路故障,在深入研究分析缺陷特征和已有计算模型的基础上,提出了一种基于缺陷特征的短路关键面积新模型。该模型结合数学形态学膨胀运算的具体实现过程,同时考虑了缺陷和线网的特征,能够减少短路关键面积的计算时间。2.根据提出的新模型设计并实现了对应的提取算法。算法的一般过程:首先,获取缺陷的特征尺寸和版图中每个线网的范围;其次,确定缺陷特征尺寸和线网范围的关系;最后,根据此关系和膨胀运算的具体实现过程完成短路关键面积的提取。3.对算法的应用进行了深入分析。该算法不仅可以用于提取短路关键面积,还可以应用于版图优化。在实际大型版图OpenSparc和MUSB L70上的实验结果证明了本文模型与算法的可行性、高效性和实用性。
陈利生[6]（2014）在《纳米工艺集成电路成品率专用测试结构设计方法研究》文中提出集成电路进入纳米工艺时代以来,工艺复杂度越来越高,新材料、新器件不断被引入,制造工艺偏差的影响不断增大,这些新问题的出现给纳米工艺下成品率预测和测试结构设计带来了新的挑战。测试结构作为成品率研究的重要工具被应用在产品开发的多个阶段,如电路参数的提取、缺陷及故障的检测、版图设计规则的制定及优化、工艺设备性能的评估等。测试结构对缩短集成电路工艺开发周期、提高产品成品率、降低产品成本,都有着非常重要的作用。在前人对成品率及测试结构相关研究成果的基础上,本文进行了以下几项测试结构方面的研究工作：1.提出一种考虑置信度和估计精度的通孔链测试结构设计方法。本文为了提高参数提取的置信度和估计精度、减小通孔链测试结构设计中统计随机性对于参数提取的影响,提出通过大数定理和De Moivre-Laplace定理确定通孔链测试结构中通孔总数量和单个通孔链中通孔数量的取值范围；研究了在考虑面积优化时确定通孔总数量和单个通孔链中通孔数量的最优组合的方法。蒙特卡罗仿真和晶圆实验验证了该设计方法有着良好的性能。2.提出考虑置信度和估计精度的蛇形测试结构设计方法。本文依据大数定理和林德伯格——列维定理确定了蛇形测试结构的总面积和每个蛇形测试结构面积的合理取值范围；研究了以面积优化为导向的蛇形测试结构总面积和每个蛇形测试结构面积的最优组合的确定方法。本文改善了互连层平均缺陷密度测量的准确性和经济性,可以在给定的置信度和估计精度下,使测试结构面积配置达到最优。3.提出使用伪晶体管阵列测试结构提取栅氧化层短路缺陷密度。本文提出了与正常晶体管制造工序和结构相同的伪晶体管阵列测试结构,用于提取栅氧化层短路缺陷密度参数。伪晶体管阵列结构可以模拟正常晶体管的缺陷形成过程,而且更加容易识别栅氧化层缺陷。实验结果表明,这种伪晶体管阵列提取的群聚效应下栅氧化物短路缺陷密度用于相同工艺其他产品的成品率预测时,预测数据与电测试数据有着很好的匹配度。
曹洪花[7]（2014）在《基于图论的缺陷分割及短路关键面积优化研究》文中指出集成电路（IC，integrated circuit）制造工艺中，缺陷引起某些关键面积区域出现的电路故障是成品率降低的主要因素。分割版图图像中的缺陷并对其进行进一步的分析是基于随机缺陷的成品率优化前提，进而可以根据缺陷特征研究基于关键面积的版图优化。本文首先分析了引起集成电路发生各种故障的工艺缺陷类型及基于随机缺陷的短路关键面积概念。然后研究现有的图像分割方法及图论知识，将一种新兴的分割技术—图像森林变换（IFT，Image Forest Transform）算法用于IC图像的缺陷分割。并对传统算法进行改进，提出了阈值限定图像森林变换，有效的缩短了执行时间，提高了算法的执行效率。基于传统交互式IFT不能自动选择种子点其时间复杂度较高的缺点，提出了基于边缘检测及形态学处理等运算的自动选取种子点的图像森林变换算法，从而能够以较快的分割速度产生较好的分割效果，进一步降低了时间复杂度。最后，根据对分割出的缺陷进行特征分析，研究了基于图论的COE（Critical areaon Edge network）网中关键路径及最短路径在关键面积及成品率优化范围选择上的应用。将两者有机的结合在一起获得成品率可优化的阈值，调整待优化线网布局，提高优化效率，从而对集成电路的可制造性设计（DFM, Design for Manufacturing）的研究起到一定的推动作用。
李玻玻[8]（2014）在《基于丢失物缺陷的开路关键面积减小方法研究》文中指出集成电路发展规模的不断扩大以及各个元器件尺寸的不断缩小，使得如何保持和改进集成电路的制造成品率成为优化集成电路设计、改进生产工艺的热门问题。成品率设计已经成为解决集成电路的可制造性问题和成品率问题的关键方法，因此为了降低由丢失物缺陷引起的成品率损失，减少由丢失物缺陷产生的开路关键面积和选取版图优化过程中待优化的线网成为一个重要课题。本文提出了基于产生开路关键面积区域的开路优化算法和并将该算法与开路灵敏度模型相结合共同实现版图线网的开路优化。全文首先分析了集成电路制造工艺过程中出现的随机缺陷的类型以及数学形态学的基本算法，然后对随机缺陷产生的关键面积区域进行特征表述并提出开路优化算法，最后对现有的开路灵敏度模型进行研究，对比现有的开路灵敏度模型在开路优化过程中的影响，并将灵敏度模型与开路优化算法相结合来实现集成电路的版图优化。通过减小开路关键面积来实现版图优化是实现集成电路成品率提高的一种非常有效的途径。本文提出的开路优化算法是建立在开路关键面积提取算法上，提取开路关键面积区域所在的线网区域，对该区域进行开路线网的优化从而实现开路关键面积的减小，同时本文对比现有的灵敏度模型来选取最合适的模型与开路优化算法结合来实现版图线网的开路优化。
戚苏阳[9]（2014）在《版图转换算法与灵敏度新模型研究》文中进行了进一步梳理集成电路的成品率优化一直是半导体业界关心的问题，尤其是目前硅集成电路进入特征尺寸为纳米的工艺阶段，以成品率为核心的可制造性设计成为其中的研究热点，而版图设计阶段的成品率性能更是优化电路设计和制造工艺研究的重要课题。版图的图像格式不仅是随机缺陷热点检测的基础，而且也更有利于精确计算版图的关键面积和后续版图的优化，更重要的是为集成电路成品率的提高奠定了基础。本文以提高集成电路成品率和版图优化效率为目标，结合图像处理技术提出一种将版图格式的文件转换为图像格式文件的算法。该算法以CIF命令和BMP命令为基础，不仅能实现CIF文件的图元转换为BMP图像，而且能完成整个CIF版图的转换。此外，考虑到随机缺陷分布的版图设计是减少成品率损失的有效途径，文中进一步研究了版图的布线优化问题。为了减少由冗余物和丢失物缺陷所引起的成品率损失，需要提取版图优化线网的位置信息。本文提出了一种新的短路开路灵敏度（NSOS）模型，并基于随机形状缺陷和随机形状线网实现了提取待优化线网位置的算法。部分版图上的实验结果表明，NSOS线网灵敏度模型可用于确定版图优化线网的位置，为受缺陷影响的版图优化过程提供了精确的依据，从而实现了版图优化系统性能的改进。
朱椒娇[10]（2013）在《集成电路随机缺陷成品率预测技术研究》文中指出随着集成电路产业进入纳米工艺时代,由随机缺陷造成的成品率问题越来越严重。巨额的生产成本和更短的上市周期,要求在产品设计阶段就能对成品率做出快速而准确的预测,并能通过改进设计提高成品率。本文围绕随机缺陷成品率预测技术,通过如下工作对成品率预测的准确性和有效性进行了改进：1.针对化学机械研磨工艺特有的划痕缺陷,引入一种线形缺陷模型。使用圆缺陷模型对示例版图提取得到的平均关键面积是线形缺陷模型的2倍多。通过对粒子缺陷和线形缺陷分开建模并计算对成品率的影响,提高了成品率预测的精度。2.针对曼哈顿版图,提出一个新的关键面积数学模型。通过分析证明,得到曼哈顿版图的关键面积是一个关于缺陷尺寸的分段二次函数,并给出了求函数系数和分界点的方法。3.结合2中提出的关键面积数学模型,对传统的多边形算子方法进行改进。通过有效选择缺陷尺寸并提取关键面积,得到连续的关键面积值。避免了不必要的关键面积提取,消除了传统方法的积分误差。实验证明改进的多边形算子方法相较于传统方法能够最多提升24.24%的精确度或者减少59.7%的计算成本。4.提出了一种动态提取局部关键面积的方法。成品率驱动设计通过局部替换标准单元或者修改金属互连线来优化关键面积,触发了大量的关键面积重计算。动态提取法通过最小化关键面积的重新计算区域和消除区域之间的相关性,减少了重新计算关键面积的时间成本,提高了成品率驱动设计的有效性和可行性。
二、针孔缺陷对集成电路功能成品率影响分析与仿真（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、针孔缺陷对集成电路功能成品率影响分析与仿真（论文提纲范文）
（1）基于时间数字转换的TSV阵列故障测试方法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| §1.1 论文研究背景和意义 |
| §1.2 基于TSV的三维集成工艺 |
| §1.3 国内外研究现状 |
| §1.3.1 TSV阵列的串扰耦合研究 |
| §1.3.2 TSV测试技术研究 |
| §1.4 论文内容及安排 |
| §1.4.1 论文主要研究内容 |
| §1.4.2 论文章节安排 |
| 第二章 基础理论分析 |
| §2.1 信号完整性基本理论 |
| §2.1.1 信号完整性与高速电路 |
| §2.1.2 S参数理论基础 |
| §2.2 传输线基础理论 |
| §2.2.1 传输线的串扰 |
| §2.2.2 传输线的反射 |
| §2.3 时间数字转换器基础 |
| §2.3.1 无源插值型TDC |
| §2.3.2 游标型TDC |
| §2.3.3 脉冲收缩型TDC |
| §2.4 本章小结 |
| 第三章 TSV阵列的串扰耦合分析 |
| §3.1 TSV阵列物理建模 |
| §3.2 TSV阵列分析 |
| §3.2.1 TSV数量对耦合电容的影响 |
| §3.2.2 TSV阵列中的边缘效应 |
| §3.2.3 不同TSV阵列模型的串扰耦合分析 |
| §3.3 TSV阵列结构参数变化分析 |
| §3.3.1 TSV阵列尺寸变化对串扰耦合的影响 |
| §3.3.2 TSV阵列尺寸大小与面积利用率 |
| §3.4 本章小结 |
| 第四章 基于时数转换的TSV故障测试方法研究 |
| §4.1 TSV等效电气模型 |
| §4.2 基于BIST的 TSV的测试方案 |
| §4.2.1 TSV的延迟时间 |
| §4.2.2 TSV测试结构设计 |
| §4.3 实验结果与分析 |
| §4.3.1 基于时数转换的TSV故障测试步骤 |
| §4.3.2 开路故障测试 |
| §4.3.3 短路故障测试 |
| §4.3.4 测试结果分析 |
| §4.4 改进测试结构 |
| §4.4.1 时间放大器设计 |
| §4.4.2 改进后的测试结果 |
| §4.5 本章小结 |
| 第五章 总结与展望 |
| §5.1 总结 |
| §5.2 展望 |
| 参考文献 |
| 致谢 |
| 作者在攻读硕士期间主要研究成果 |
（2）基于六边形硅通孔容错技术研究（论文提纲范文）
| 致谢 |
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.1.1 三维集成电路的研究背景 |
| 1.1.2 三维集成电路的优点 |
| 1.2 三维集成电路的挑战 |
| 1.3 国内外研究现状 |
| 1.4 本文主要内容与创新点 |
| 1.5 课题来源与论文组织结构 |
| 第二章 三维芯片技术 |
| 2.1 基于TSV的三维集成电路 |
| 2.1.1 三维互连技术 |
| 2.1.2 三维堆叠技术 |
| 2.1.3 三维对齐技术 |
| 2.1.4 三维减薄技术 |
| 2.1.5 三维测试技术 |
| 2.1.6 三维封装技术 |
| 2.2 TSV简介 |
| 2.2.1 TSV制造工艺 |
| 2.2.2 TSV的制作步骤 |
| 2.2.3 TSV电气模型 |
| 2.3 TSV缺陷原因 |
| 2.4 TSV故障类型 |
| 2.5 本章小节 |
| 第三章 3DIC的相关研究与应用 |
| 3.1 基于TSV的3D IC的相关模型 |
| 3.1.1 TSV失效模型 |
| 3.1.2 TSV聚簇故障模型 |
| 3.1.3 三维芯片良率模型 |
| 3.2 3DIC的容错研究 |
| 3.3 三维芯片的应用发展 |
| 3.4 本章小结 |
| 第四章 对角线六边形的TSV冗余结构设计 |
| 4.1 对角线六边形结构的设计背景 |
| 4.1.1 研究背景 |
| 4.2 对角线六边形冗余结构 |
| 4.2.1 RTSV位置的选放 |
| 4.3 实验结果与分析 |
| 4.3.1 修复率的对比分析 |
| 4.3.2 硬件开销分析 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 全文总结 |
| 5.2 展望 |
| 参考文献 |
| 攻读硕士学位期间的学术活动及成果情况 |
（3）3D存储器的内建自修复技术与TSV容错方法研究（论文提纲范文）
| 致谢 |
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 三维存储器面临的主要问题和挑战 |
| 1.2.1 每层芯片成品率问题 |
| 1.2.2 TSV成品率问题 |
| 1.3 国内外研究现状 |
| 1.3.1 每层芯片成品率的提升 |
| 1.3.2 TSV成品率的提升 |
| 1.4 本文主要内容与创新点 |
| 1.5 课题来源与论文组织结构 |
| 第二章 基于TSV的三维存储器概述 |
| 2.1 三维存储器概述 |
| 2.1.1 三维存储结构 |
| 2.1.2 键合方式 |
| 2.1.3 堆叠方式 |
| 2.1.4 典型的BISR结构 |
| 2.2 硅通孔(TSV)简介 |
| 2.2.1 TSV的制造顺序 |
| 2.2.2 TSV制造流程 |
| 2.2.3 TSV缺陷类型 |
| 2.3 3D存储器成品率问题 |
| 2.4 3D存储芯片内建自修复方案 |
| 2.5 TSV容错方案 |
| 2.6 本章小节 |
| 第三章 基于行/列块映射的3D存储器BISR方案 |
| 3.1 故障映射的分类 |
| 3.2 本文提出的基于行/列块映射的BISR架构 |
| 3.3 基于行/列块映射算法 |
| 3.4 实验结果与分析 |
| 3.5 本章小结 |
| 第四章 一种基于蜂窝的TSV冗余架构 |
| 4.1 蜂窝结构的优势 |
| 4.2 基于蜂窝的冗余TSV修复结构 |
| 4.2.1 基于蜂窝的冗余TSV修复结构 |
| 4.2.2 开关的设计及修复路径的转移 |
| 4.2.3 基于蜂窝的TSV冗余结构的冗余比 |
| 4.2.4 修复算法 |
| 4.3 实验结果与分析 |
| 4.3.1 容错能力及成品率分析 |
| 4.3.2 面积开销比较 |
| 4.3.3 时延开销对比 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 本文工作总结 |
| 5.2 未来工作展望 |
| 参考文献 |
| 攻读硕士学位期间的学术活动及成果情况 |
（4）版图灵敏度新模型及提取算法研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 缺陷对集成电路的影响 |
| 1.3 研究意义与现状 |
| 1.4 本文主要工作及内容安排 |
| 第二章 版图研究的理论基础 |
| 2.1 局部缺陷类型 |
| 2.1.1 冗余物缺陷 |
| 2.1.2 丢失物缺陷 |
| 2.1.3 氧化物针孔缺陷和结泄漏缺陷 |
| 2.2 数学形态学 |
| 2.2.1 二值膨胀 |
| 2.2.2 二值腐蚀 |
| 2.2.3 二值开运算和闭运算 |
| 2.2.4 击中击不中变换 |
| 2.3 版图图像的转化 |
| 2.4 关键面积的计算 |
| 2.4.1 短路关键面积的提取 |
| 2.4.2 开路关键面积的提取 |
| 2.5 本章小结 |
| 第三章 基于可视矩阵的灵敏度提取算法 |
| 3.1 现有的灵敏度模型 |
| 3.1.1 现有的短路灵敏度模型 |
| 3.1.2 现有的开路灵敏度模型 |
| 3.1.3 现有的综合灵敏度模型 |
| 3.2 基于可视矩阵的灵敏度提取算法 |
| 3.2.1 可视矩阵 |
| 3.2.2 VMS算法 |
| 3.3 VMS算法应用及分析 |
| 3.3.1 VMS算法的应用 |
| 3.3.2 VMS算法的分析 |
| 3.4 本章小结 |
| 第四章 带权灵敏度模型及WSOE网 |
| 4.1 成品率计算模型 |
| 4.1.1 功能成品率模型 |
| 4.1.2 冗余成品率类型 |
| 4.2 带权灵敏度模型 |
| 4.2.1 WS的提出 |
| 4.2.2 WS的提取算法及应用 |
| 4.2.3 WS的物理结构 |
| 4.3 基于WSOE网的版图优化算法 |
| 4.4 WSOE网的应用 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（5）基于缺陷特征的短路关键面积模型及提取算法（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 关键面积的研究背景 |
| 1.2 关键面积的研究现状 |
| 1.3 本论文的内容及安排 |
| 第二章 二值形态学理论 |
| 2.1 结构元素 |
| 2.2 膨胀和腐蚀 |
| 2.2.1 集合的基本操作 |
| 2.2.2 膨胀运算 |
| 2.2.3 腐蚀运算 |
| 2.2.4 膨胀和腐蚀的性质 |
| 2.3 开运算和闭运算 |
| 2.3.1 开运算 |
| 2.3.2 闭运算 |
| 2.3.3 开运算和闭运算的性质 |
| 2.4 快速膨胀运算 |
| 2.5 本章小结 |
| 第三章 缺陷类型及特征研究 |
| 3.1 缺陷的类型 |
| 3.2 缺陷特征 |
| 3.2.1 缺陷空间分布特征 |
| 3.2.2 缺陷粒径分布特征 |
| 3.2.3 缺陷轮廓特征 |
| 3.3 缺陷的特征描述 |
| 3.4 小结 |
| 第四章 已有的短路关键面积模型及改进 |
| 4.1 关键面积定义及类型 |
| 4.1.1 关键面积定义 |
| 4.1.2 关键面积类型 |
| 4.2 已有的短路关键计算模型 |
| 4.2.1 基于圆形缺陷模型的短路关键面积计算模型 |
| 4.2.2 基于矩形缺陷模型的短路关键面积计算模型 |
| 4.2.3 基于数学形态学的短路关键面积计算模型 |
| 4.3 基于缺陷特征的短路关键面积模型 |
| 4.4 小结 |
| 第五章 基于缺陷特征的短路关键面积提取算法及其应用 |
| 5.1 基于新模型的短路关键面积提取算法 |
| 5.1.1 单一缺陷的短路关键面积提取算法 |
| 5.1.2 算法的时间复杂度分析 |
| 5.1.3 算法的适用性分析 |
| 5.2 算法应用 |
| 5.2.1 算法初步验证 |
| 5.2.2 大型版图验证 |
| 5.2.3 算法应用于短路优化 |
| 5.2.4 算法应用于开路优化 |
| 5.3 小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
| 1. 基本情况 |
| 2. 教育背景 |
| 3. 在学期间的研究成果 |
（6）纳米工艺集成电路成品率专用测试结构设计方法研究（论文提纲范文）
| 致谢 |
| 摘要 |
| ABSTRACT |
| 目录 |
| 图目录 |
| 表目录 |
| 第1章 绪论 |
| 1.1 集成电路发展概况 |
| 1.2 纳米工艺下测试结构及成品率问题的新来源 |
| 1.2.1 新材料的引入 |
| 1.2.2 新器件的引入 |
| 1.2.3 工艺复杂度的增加 |
| 1.2.4 工艺偏差的影响增大 |
| 1.3 成品率问题及其研究现状 |
| 1.4 成品率测试结构的研究意义 |
| 1.4.1 测试结构在产品生命周期各个阶段的应用 |
| 1.4.2 测试结构的各种用途 |
| 1.4.2.1 提取参数 |
| 1.4.2.2 检测并量化随机缺陷 |
| 1.4.2.3 确定产品可靠性 |
| 1.4.2.4 优化版图设计规则 |
| 1.4.2.5 评估工艺设备性能 |
| 1.5 成品率测试结构研究现状 |
| 1.6 论文创新点与论文结构 |
| 第2章 成品率预测与测试结构 |
| 2.1 成品率模型 |
| 2.2 测试结构中常见缺陷类型及关键面积计算 |
| 2.2.1 常见缺陷类型 |
| 2.2.2 关键面积计算 |
| 2.3 常见测试结构 |
| 2.3.1 通孔链测试结构 |
| 2.3.2 电学线宽测试结构 |
| 2.3.3 蛇形测试结构 |
| 2.3.4 梳状测试结构 |
| 2.3.5 蛇形/梳状测试结构 |
| 2.3.6 DRAM、SRAM和晶体管阵列测试结构 |
| 2.4 本章小结 |
| 第3章 考虑置信度与估计精度的通孔链测试结构设计方法 |
| 3.1 研究背景 |
| 3.2 通孔失效机理和通孔相关的成品率模型 |
| 3.3 考虑置信水平和估计精度的通孔链设计 |
| 3.3.1 总通孔数目 |
| 3.3.2 每个通孔链中的通孔数目 |
| 3.3.3 最优的N和n的求解 |
| 3.4 仿真实验 |
| 3.5 晶圆实验 |
| 3.5.1 试验用通孔测试结构实现 |
| 3.5.2 通孔链测试结构的测试 |
| 3.5.2.1 一般测试流程与测试设备 |
| 3.5.2.2 测试方法 |
| 3.5.3 测试结果数据分析 |
| 3.6 设计讨论 |
| 3.7 本章小节 |
| 第4章 考虑置信度和估计精度的蛇形测试结构设计方法 |
| 4.1 研究背景 |
| 4.2 金属失效机理和成品率模型 |
| 4.3 考虑置信水平和估计精度的蛇形测试结构设计 |
| 4.3.1 蛇形测试结构的总面积 |
| 4.3.2 单个蛇形测试结构面积的确定 |
| 4.3.3 最优At和As的确定 |
| 4.4 仿真实验 |
| 4.4.1 仿真方法介绍 |
| 4.4.2 仿真数据结果 |
| 4.5 晶圆实验 |
| 4.6 本章小结 |
| 第5章 缺陷群聚效应下栅氧短路缺陷密度的伪晶体管阵列提取法设计 |
| 5.1 研究背景 |
| 5.2 栅氧化层短路缺陷原理及模型 |
| 5.3 考虑缺陷群聚效应下的栅氧化层短路缺陷密度提取 |
| 5.4 提出的新测试结构架构与其测试 |
| 5.5 实验结果和讨论 |
| 5.6 本章小结 |
| 第6章 总结与展望 |
| 6.1 论文总结 |
| 6.2 工作展望 |
| 参考文献 |
| 作者筒历及在学期间所取得的科研成果 |
（7）基于图论的缺陷分割及短路关键面积优化研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 本课题的研究意义 |
| 1.3 本文的主要工作 |
| 1.4 本文的组织结构与安排 |
| 第二章 基于随机缺陷的短路关键面积介绍 |
| 2.1 缺陷分析 |
| 2.1.1 冗余物缺陷 |
| 2.1.2 丢失物缺陷 |
| 2.1.3 氧化物针孔缺陷和结泄漏缺陷 |
| 2.2 短路关键面积含义 |
| 2.2.1 数学形态学的基本运算 |
| 2.2.2 几种常用的数学形态学运算 |
| 2.2.3 数学形态学短路关键面积的模型 |
| 2.3 本章小结 |
| 第三章 基于图论的 IC 缺陷分割技术分析 |
| 3.1 图像分割技术 |
| 3.1.1 图像分割技术基础 |
| 3.1.2 图像分割技术分类 |
| 3.2 图论的基本理论 |
| 3.2.1 图的定义 |
| 3.2.2 带权图及其储存 |
| 3.3 真实缺陷的特征提取 |
| 3.3.1 缺陷特征提取 |
| 3.3.2 缺陷的粒径分布和空间分布 |
| 3.4 本章小结 |
| 第四章 基于图像森林变换的 IC 缺陷分割 |
| 4.1 图像森林变换理论 |
| 4.1.1 图像森林变换的基本思想 |
| 4.1.2 基本概念 |
| 4.1.3 最短路径树的形成过程 |
| 4.2 阈值限定的图像森林变换 |
| 4.2.1 IFT 中阈值的选取算法 |
| 4.2.2 IFT 的改进模型 |
| 4.2.3 阈值限定 IFT 在 IC 真实缺陷分割中的应用 |
| 4.2.4 实验结果分析及比较 |
| 4.3 基于形态学边缘处理的自动种子点选取 IFT |
| 4.3.1 自动种子点选取的产生背景 |
| 4.3.2 图像的预处理 |
| 4.3.3 基于形态学边缘处理的种子点生成 |
| 4.3.4 实验结果分析及比较 |
| 4.4 本章小结 |
| 第五章 COE 网中基于随机缺陷的关键面积优化范围选择 |
| 5.1 COE 网 |
| 5.1.1 COE 网的概念 |
| 5.1.2 COE 网的特性 |
| 5.2 路径在短路关键面积优化范围选择上的应用 |
| 5.2.1 关键路径基本概念介绍 |
| 5.2.2 最短路径基本概念介绍 |
| 5.2.3 路径在短路关键面积优化范围选择上的应用 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 研究生期间研究成果 |
（8）基于丢失物缺陷的开路关键面积减小方法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 集成电路成品率 |
| 1.3 论文内容安排 |
| 第二章 工艺缺陷研究 |
| 2.1 缺陷类型 |
| 2.1.1 冗余物缺陷 |
| 2.1.2 丢失物缺陷 |
| 2.1.3 氧化物针孔缺陷和结泄漏缺陷 |
| 2.2 缺陷模型 |
| 2.2.1 缺陷空间分布模型 |
| 2.2.2 缺陷粒径分布模型 |
| 2.2.3 缺陷轮廓模型 |
| 2.3 关键面积概念与分类 |
| 2.3.1 关键面积的概念 |
| 2.3.2 关键面积的分类 |
| 2.4 本章小结 |
| 第三章 数学形态学基本理论 |
| 3.1 二值腐蚀和膨胀 |
| 3.1.1 结构元素 |
| 3.1.2 基本概念 |
| 3.2 开和闭运算 |
| 3.2.1 开运算 |
| 3.2.2 闭运算 |
| 3.3 击中击不中变换 |
| 3.4 细化 |
| 第四章 关键面积特征表述和开路关键面积优化算法 |
| 4.1 关键面积的提取方法 |
| 4.2 本文用到的开路关键面积提取方法 |
| 4.3 开路关键面积区域特征描述 |
| 4.3.1 图像边缘提取及边缘链码生成 |
| 4.3.2 开路关键面积区域的尺寸测量与形状分析 |
| 4.3.3 实验结果与结论 |
| 4.4 基于产生开路关键面积区域的开路优化算法 |
| 4.4.1 版图优化与成品率提升 |
| 4.4.2 算法的提出 |
| 4.4.3 算法的验证 |
| 4.4.4 算法的进一步验证 |
| 4.4.5 算法的时间复杂度 |
| 4.5 开路关键面积的优化算法比较 |
| 第五章 开路灵敏度模型比较与应用 |
| 5.1 开路灵敏度模型分析与优缺点 |
| 5.1.1 基于单位芯片的开路灵敏度模型 |
| 5.1.2 基于单位线网的开路灵敏度模型 |
| 5.1.3 基于考虑线网周围空白空间的开路灵敏度模型 |
| 5.1.4 基于版图基本信息的开路灵敏度模型 |
| 5.2 开路灵敏度模型应用的比较 |
| 5.2.1 开路灵敏度模型的待优化线网选取比较 |
| 5.2.2 考虑缺陷粒径对灵敏度模型待优化线网选取影响 |
| 5.3 开路线网优化算法与开路灵敏度模型的结合应用 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 研究成果 |
（9）版图转换算法与灵敏度新模型研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 集成电路的背景与发展 |
| 1.2 集成电路成品率研究的意义 |
| 1.3 CIF 版图研究的必要性 |
| 1.4 版图灵敏度研究的必要性 |
| 1.5 本文的内容与安排 |
| 第二章 基于随机缺陷的版图优化算法研究的前期准备 |
| 2.1 数学形态学基本算法 |
| 2.1.1 结构元素 |
| 2.1.2 腐蚀和膨胀 |
| 2.1.3 开运算和闭运算 |
| 2.2 缺陷基本理论分析 |
| 2.2.1 冗余物缺陷 |
| 2.2.2 丢失物缺陷 |
| 2.2.3 缺陷的分布模型 |
| 2.3 关键面积 |
| 2.3.1 基本概念 |
| 2.3.2 短路关键面积 |
| 2.3.3 开路关键面积 |
| 2.4 本章小结 |
| 第三章 CIF 格式版图转换为 BMP 图像 |
| 3.1 文件结构 |
| 3.1.1 CIF 格式文件 |
| 3.1.2 CIF 格式文件各命令分析 |
| 3.1.3 CIF 文件中四种基本图元 |
| 3.1.4 BMP 格式文件 |
| 3.2 实际版图转换为平面图的算法 |
| 3.2.1 版图图元的转换 |
| 3.2.2 基本思想与总体算法 |
| 3.2.3 运行结果 |
| 3.3 本章小结 |
| 第四章 短路开路线网灵敏度新模型 |
| 4.1 现有的短路灵敏度模型 |
| 4.1.1 基于版图信息的短路灵敏度模型 |
| 4.1.2 基于单位芯片上关键面积大小的短路灵敏度模型 |
| 4.2 现有的开路灵敏度模型 |
| 4.2.1 基于单位芯片上关键面积大小的开路灵敏度模型 |
| 4.2.2 基于单位线网的开路灵敏度模型 |
| 4.3 综合灵敏度模型 |
| 4.3.1 基本概念 |
| 4.3.2 综合灵敏度模型 |
| 4.4 模型应用 |
| 4.4.1 基于 NSOS 的版图优化方法 |
| 4.4.2 优化方法性能分析 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 致谢 |
| 参考文献 |
| 研究成果 |
（10）集成电路随机缺陷成品率预测技术研究（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.2 集成电路成品率的丢失机制与分类 |
| 1.3 随机缺陷成品率预测技术的研究现状 |
| 1.4 论文创新点及论文结构 |
| 1.5 本章小结 |
| 第2章 随机缺陷成品率预测技术 |
| 2.1 成品率预测模型 |
| 2.2 随机缺陷 |
| 2.2.1 缺陷的分类 |
| 2.2.2 缺陷的检测方法 |
| 2.2.3 缺陷的分布特征 |
| 2.2.4 缺陷模型的分类 |
| 2.3 关键面积 |
| 2.3.1 关键面积的分类 |
| 2.3.2 关键面积的计算方法 |
| 2.3.3 基于关键面积的成品率提高方法 |
| 2.4 本章小结 |
| 第3章 考虑CMP划痕缺陷的成品率预测模型 |
| 3.1 研究背景 |
| 3.2 线形缺陷模型的提出 |
| 3.3 基于线形缺陷模型的缺陷尺寸分布 |
| 3.4 基于线形缺陷模型的关键面积计算 |
| 3.5 实验设计与数据分析 |
| 3.6 本章小结 |
| 第4章 针对曼哈顿版图的关键面积数学建模 |
| 4.1 研究背景 |
| 4.2 关键面积数学建模 |
| 4.2.1 关键面积区域分类 |
| 4.2.2 FECA区域面积的数学建模 |
| 4.2.3 RECA区域面积的数学建模 |
| 4.2.4 分段二次函数数学模型的提出 |
| 4.2.5 分界点的确定 |
| 4.2.6 系数的确定 |
| 4.3 改进的多边形算子方法 |
| 4.3.1 算法流程和复杂度分析 |
| 4.3.2 优化缺陷尺寸选取策略 |
| 4.4 实验设计与数据分析 |
| 4.5 本章小结 |
| 第5章 基于Voronoi图的关键面积动态提取法 |
| 5.1 研究背景 |
| 5.2 Voronoi图重构 |
| 5.3 关键面积重提区域边界界定 |
| 5.4 实验设计与数据分析 |
| 5.5 本章小结 |
| 第6章 总结与展望 |
| 6.1 论文总结 |
| 6.2 工作展望 |
| 参考文献 |
| 作者简历及攻读博士学位期间的研究成果 |
四、针孔缺陷对集成电路功能成品率影响分析与仿真（论文参考文献）
- [1]基于时间数字转换的TSV阵列故障测试方法研究[D]. 陈熠. 桂林电子科技大学, 2020
- [2]基于六边形硅通孔容错技术研究[D]. 束月. 合肥工业大学, 2020
- [3]3D存储器的内建自修复技术与TSV容错方法研究[D]. 姚瑶. 合肥工业大学, 2019(01)
- [4]版图灵敏度新模型及提取算法研究[D]. 伍尧. 西安电子科技大学, 2017(04)
- [5]基于缺陷特征的短路关键面积模型及提取算法[D]. 冯瑞平. 西安电子科技大学, 2014(04)
- [6]纳米工艺集成电路成品率专用测试结构设计方法研究[D]. 陈利生. 浙江大学, 2014(05)
- [7]基于图论的缺陷分割及短路关键面积优化研究[D]. 曹洪花. 西安电子科技大学, 2014(12)
- [8]基于丢失物缺陷的开路关键面积减小方法研究[D]. 李玻玻. 西安电子科技大学, 2014(11)
- [9]版图转换算法与灵敏度新模型研究[D]. 戚苏阳. 西安电子科技大学, 2014(11)
- [10]集成电路随机缺陷成品率预测技术研究[D]. 朱椒娇. 浙江大学, 2013(07)