一、多片大规模可编程器件的配置应用——基于ALTERA器件（论文文献综述）
赵晨光[1]（2020）在《Fizeau干涉光纤水听器解调算法的FPGA实现研究》文中指出随着分布式光纤传感在水声领域的发展,对解调系统的高速性和实时性提出了越来越高的要求。对于基于Fizeau干涉的光纤水声3×3解调算法而言,由于在采集信号的过程中大部分数据为尚未寻峰的无效数据,真实的信号采样频率仅为声光调制器的重复频率,因此在解调固定数据长度的信号时系统需要采集多于有效信号几十倍的总数据量。若使用先采集数据再在上位机对数据进行离线解调处理的方式,则会导致解调数据处理缓慢并且无法实时解调。因此,本文将3×3-反正切水声解调算法在FPGA中实现,使用硬件描述语言对解调系统进行设计,通过高速信号处理方法、跨时钟域信号处理方法以及特殊函数实现方法三个方面对解调算法进行优化,并且使用基于独热码的有限状态机实现对解调信号的相位补偿算法以修正翻转信号,在正确解调出水声信号的同时减小系统的逻辑延迟,使系统达到更快的时钟速率,实现水声信号的高速实时解调。本论文的主要研究内容如下:（1）介绍了FPGA和光纤光栅水听器解调技术的发展历程和现状,对目前现有的三大类光纤光栅水听器解调技术在FPGA算法应用上的优缺点进行说明分析,确定了全文的研究方向。（2）以FPGA的结构和工作原理为基础,介绍了基于高速信号处理、跨时钟域信号处理以及特殊函数实现三个方面的解调算法优化方式:使用流水线的方式对复杂逻辑进行分割;以基于独热码编码的有限状态机为载体实现相位补偿算法;用IP核寻址的方法在FPGA中实现反正切函数。在正确解调出信号的同时提高了系统时钟频率,保证了系统的高速解调。（3）介绍了3×3-反正切解调算法的原理,并以此为基础设计了水声解调系统:用基于独热码的有限状态机对相位补偿算法进行了设计;用Verilog语言对解调系统的逻辑模块进行设计,并对其中的ADC模块、寻峰模块、解调算法模块、相位补偿模块、FIFO模块以及PCIE传输模块进行介绍。（4）介绍并搭建了Fizeau干涉水听器阵列实验系统,通过Model Sim测试与Labview仿真的对比确定了基于FPGA的解调系统的可行性,开展基于振动液柱法的实验研究并实现对水声信号时域和频域上的检测,结果表明该系统不仅可以正确的解调信号,实现最高可达14.2 d B的信噪比,同时可以实现系统的高速实时化,系统时钟最高可达106.326 MHz。
王琪[2]（2015）在《基于uClinux的FPGA远程升级系统的设计与实现》文中研究说明基于SRAM工艺的常规FPGA器件掉电即会导致配置数据丢失,重新上电后,FPGA需要从片外EPCS或Flash等非易失性存储器中重新加载配置文件,而当FPGA设计中包含Nios Ⅱ IP核并组成含有存储器接口的SOPC嵌入式系统时,便可以在嵌入式系统运行时通过在系统写存储器的方式将系统软件也写入该存储设备中,在设计中只需根据系统软件所在的存储区域对Nios Ⅱ IP核进行复位向量参数设置即可在FPGA配置完成时从存储设备中自动加载系统软件并运行。FPGA的这种特有的工作方式使得当基于FPGA的嵌入式系统中含有存储器接口、远程通信接口时,即可通过远程修改存储器中相应区域的FPGA配置数据和系统软件数据并配合运用FPGA重配置触发机制达到为FPGA系统实现远程升级的目的。本课题以山东大学科研基金项目‘’Net.M Core可编程万兆网络多核处理器”为背景,通过课题需求分析与方案设计、硬件系统构建、uClinux操作系统移植,再到后期的驱动程序开发、WEB服务器的搭建、CGI交互程序的设计等,详细介绍并实现了一种基于uClinux的FPGA远程升级方法。在系统测试中,以Altera StratixⅣ GT 100G开发板为FPGA平台设计实现的“Stratix Ⅳ GT 100G开发平台的远程升级系统”为Net.M Core处理器架构中顶层管理CPU的GUI应用开发提供了一个高度可参考、移植的设计与实现模型,不论是对Net.M Core项目的后期进展、应用开发,还是对其他从事相关技术研究与开发的人员都具有很好的参考价值和实践指导意义。
李列文[3]（2014）在《FPGA低功耗设计相关技术研究》文中研究说明摘要：现场可编程门阵列（Field Programmable Gate Array,FPGA）作为一种可编程逻辑器件,在短短二十多年里已从电子设计的外围器件逐渐演变为数字系统的核心,被广泛地应用在原型验证、计算机硬件、工业控制、通信、汽车电子、航空航天等各个领域。随着集成电路制造技术的不断提高,FPGA器件的速度、规模和复杂程度不断增加,FPGA的设计面临着一系列新的难题,功耗问题就是其中之一。本文围绕FPGA的功耗设计问题展开研究,提出了一系列实用有效的低功耗设计技术和方法,主要研究内容涉及FPGA器件低功耗设计和FPGA应用逻辑低功耗设计两个方面,论文主要研究工作及创新性成果如下：（1）在深入分析静态随机存取存储器（Static Random Access Memory, SRAM）单元泄漏电流来源的基础上,提出一种适合于FPGA的低功耗SRAM单元设计方法。该方法基于FPGA中SRAM单元在配置后存储值多数为“0”这一特点,综合应用双阈值电压技术和双栅氧化层厚度技术降低SRAM单元存储值为“0”时的泄漏功耗。其优点是在不增加SRAM单元面积和整体延时的情况下,能改善静态噪声容限、降低静态功耗。（2）针对当前FPGA中多路选择器设计存在大量闲置晶体管这一现象,提出一种适合于FPGA的低功耗多路选择器设计方法。该方法采用反向体偏置技术对多路选择器中闲置晶体管的泄漏电流进行优化,在不影响电路性能的条件下降低多路选择器的泄漏功耗。（3）在分析FPGA不同状态下功耗来源的基础上,结合双电压技术和电源门控技术各自的优点,提出一种低功耗FPGA结构设计方法。仿真结果表明,采用该结构设计FPGA器件能有效的降低FPGA的动态功耗和静态功耗,尤其适合应用于移动、便携式设备。（4）在FPGA应用设计方面,针对传统寄存器堆设计方法占用较多布线资源和功耗高等缺点,提出一种基于块RAM的低功耗寄存器堆设计方法。仿真结果表明,与传统设计方法相比,该方法具有降低功耗、节约布线资源和易实现等优点。（5）针对FPGA在航空航天等应用领域面临的可靠性和功耗问题,提出一种低功耗并具有容错能力有限状态机设计方法。该方法将状态机映射到FPGA内置块RAM,同时采用两块RAM构成双模冗余结构,通过比较两块RAM输出数据的一致性确定RAM中数据出错的情况,并结合奇偶校验进行检错与纠错。与传统的三模冗余设计方法相比,采用该方法设计的有限状态机具有更低的功耗和更高的可靠性,并能对一位错误实现在线纠错。
徐云厚[4]（2013）在《可编程逻辑器件测试系统》文中指出随着可编程器件（PLD）的应用越来越广泛,可编程器件的测试技术也越来越受到重视,很多的单位和个人加入到芯片测试这一领域,有力地推动了芯片测试技术的发展。由于可编程器件的电路规模大、结构复杂,高覆盖率的自动化测试一直是可编程器件设计与生产上的难点,同时测试一种可编程器件结构需要大量的时间设计测试方案,测试成本较高。目前国内外针对不同场合的PLD测试系统的研究取得了很多成果,实现了大量可以实用的测试系统,这些测试系统大致可以分为两大类：首先是基于自主研制的测试系统,一般由上位机软件、通信电缆、控制电路以及待测PLD组成；其次是基于自动化测试设备（Automatic Test Equipment, ATE）的测试系统,使用ATE平台研发的测试系统则由ATE来完成自主研制测试系统中上位机软件和控制电路的功能,只需ATE和待测PLD即可完成测试。ATE可以一次完成待测PLD的多次配置与测试,从而减少了人工操作,提高了PLD的测试效率,便于实现PLD的制造测试。基于ATE的测试平台,效率高,功能强大,但是ATE高昂的价格不是一般单位和个人所能承受的,因此本文所研究的是一款属于自主研制的测试系统。本测试系统以Lattice公司的一款CPLD芯片IsPLsi1032E为主要研究对象,在详细研究CPLD内部结构的基础上,基于“分治法”的基本思路,采用三次“配置+测试”,对该芯片可能出现的故障和基本性能指标予以测试,配置次数少,效率较高,测试结果符合要求,性价比较高。本测试系统也是由上位机软件、通信电缆、控制电路以及待测PLD组成。上位机软件发送相应的测试命令,通过通信电缆传送给控制电路,控制电路根据上位机命令控制相应继电器通断,发送测试向量,然后接收测试响应并通过通信电缆返回给上位机,上位机接收到测试响应进行分析、显示,一次“配置+测试”完成。该测试系统控制灵活且针对性强,比较适合研究和验证。本论文就是在此基础上完成的,主要内容分为五章进行阐述。第一章为绪论,这部分首先介绍了可编程逻辑器件测试系统的背景,接着介绍了可编程逻辑器件在数字电路设计方面具有的优势及其进一步的发展趋势、几种流行测试的方法,最后介绍了国外在可编程器件测试系统领域所取得的成果及国内有关可编程逻辑器件发展的现状以及本测试系统所做的主要工作；第二章为测试系统总体方案设计,首先对本测试系统进行总体概述,其次是测试的基本原理,主要是本测试系统从哪些方面进行展开及测试的基本过程；第三章为系统硬件设计,首先主要介绍了主要芯片及测试板主控部分各个模块的功能设计,其次简要介绍了待测芯片及待测部分电路各个模块的设计；第四章为系统软件设计,软件部分主要包括可编程器件逻辑功能的设计和上位机软件的设计。首先介绍了可编程逻辑器件设计语言的选择,接着介绍了主控芯片和待测芯片的软件开发平台及其各自逻辑功能的实现,最后介绍了上位机软件开发平台的选择以及上位机软件各项功能的实现；第五章为IspLsi1032E测试系统的总体实现,本章为测试系统的关键部分,首先主要介绍了复杂可编程逻辑器件CPLD,接着对本测试系统所要测试的待测CPLD的内部结构进行了详细分析并提出基本测试思路以及测试的基本操作流程,最后详细介绍了系统的测试步骤,并对所用算法进行了说明,第六章为结论与展望,首先对本人研究生阶段完成的工作进行总结,最后对本测试系统的进一步改进从软件和硬件两方面提出自己的意见。
陆楠[5]（2011）在《FPGA发展策略和新方案盘点》文中进行了进一步梳理全球市场回暖,中国市场的持续向好,在ASIC和ASSP市场中不断攻城掠地等等因素都在推动FPGA市场的增长。以通信市场为例,基于可编程器件的高度灵活性,过去几年,FPGA在GSM设备到LTE设备中的用量增长了3.1倍;就FPGA对ASIC和ASSP市场的渗透规模而言,在2007年之前,可编程器件相对于ASIC市场的增长而言非常缓慢,但2007年之后情况发生了改变。截止到去年年底,ASIC和ASSP的市场
王婷雅[6]（2011）在《基于FPGA的音频开发平台的设计及其SOPC实现》文中指出随着微电子技术的革新以及计算机体系结构理论的完善,使得嵌入式技术不断取得新进展。基于FPGA和NiosⅡ嵌入式软核的可编程片上系统（SOPC）以其设计灵活、可裁剪、软硬件可编程等特点和优势,一直为设计者所关注。FIR滤波器是数字信号处理的基本算法之一,广泛应用于声音、图像处理等现代通信技术中。本文结合FIR滤波器的不同实现方法,提出一种基于SOPC实现方案。论文以Altera公司的CycloneⅡ系列EP2C35为核心芯片,以TI公司的TLV320AIC23为音频模块,设计了一款通用的音频开发平台,包括FPGA主芯片电路、音频模块、存储器电路、配置模块、通信串口、电源电路、晶振电路、复位电路和扩展接口等模块的设计。以此平台为基础,深入研究SOPC系统的硬件系统设计和软件开发方法。利用Matlab中的FDAtool工具箱设计FIR滤波器系数,结合QuartusⅡ开发工具,实现了基于FPGA和SOPC技术的FIR滤波,达到了声音的接收、A/D和D/A转换、滤波、回放功能。同时,该平台预留了部分可扩展接口,不但满足了本设计的要求,还为其今后在多个方面的应用打下了基础,具有一定的前瞻性。
杨海钢,孙嘉斌,王慰[7]（2010）在《FPGA器件设计技术发展综述》文中研究指明现场可编程门阵列（Field Programmable Gate Array,FPGA）作为一种可编程逻辑器件,在短短二十多年里从电子设计的外围器件逐渐演变为数字系统的核心,在计算机硬件、通信、航空航天和汽车电子等诸多领域有着广泛的应用。伴随着半导体工艺技术的进步,FPGA器件的设计技术取得了飞跃性突破。该文在回顾FPGA发展历史的同时,对目前主流FPGA器件的前沿技术进行总结,并对新一代FPGA的发展前景进行展望。
雷新军[8]（2009）在《基于FPGA电路重构技术的电子系统设计》文中研究表明FPGA不仅可以解决电子系统小型化、低功耗、高可靠性等问题,而且其开发周期短、开发软件投入少、芯片价格不断降低,促使FPGA越来越多地取代了ASIC的市场,特别是对小批量、多品种的产品需求,使FPGA成为首选。本文通过应用实例详细地介绍FPGA电路重构技术。在充分了解FPGA的PS配置模式时序的基础上,用单片机AT89C51模拟实现PS配置时序,从而实现FPGA电路重构技术。文中给出了详细的系统硬件电路图和单片机程序流程图。为了说明电路重构技术,通过开关可以选择系统的两种不同的系统结构,分别是数字显示电子时钟和电子抢答器,因而实现了系统硬件电路的重构。FPGA重构技术从传统的追求大规模、高密度的方向,转向提高资源的利用率,用有限的资源实现更大规模逻辑设计的方向上来。这种新型的逻辑系统虽然同原有系统的整体功能一样,但从资源利用率来讲,由于可以重复地利用资源,实现系统功能所需的硬件规模大大下降。
潘锐捷,陈彪,刘西安[9]（2008）在《可编程逻辑器件的历程与发展》文中认为可编程逻辑器件逐渐成为微电子技术发展的主要方向,文章概述了可编程逻辑器件（PLD）的分类、发展历史与发展现状。现场可编程门阵列（FPGA）和复杂可编程逻辑器件（CPLD）是可编程逻辑器件技术按其内部结构不同延伸出的两个分支,文中讨论了它们各自的优缺点,并对它们作了比较。文中特别介绍了FPGA产品的主要生产厂家,以及四大厂家各自产品的应用领域,分别给出了Xilinx公司和ALTERA公司FPGA产品的谱图,最后展望了FPGA产品的未来发展趋势。
毕立恒[10]（2007）在《电子竞赛开发板的设计》文中研究指明全国大学生电子设计竞赛自1994年主办以来，吸引了国内许多大学参加，这项赛事已成为国内最成功最有影响力的赛事。这项赛事的目的在于提高学生的创造能力和团队精神，同时也提高学生在电子设计和电子工程上的能力。在赛前，学生通常要设计出一些可以组装的实用模块电路。通过使用这些模块，参赛者可以将精力集中于解决竞赛题目中一些特殊的技术难点。通过分析一些竞赛题目和参赛作品，发现这些模块电路通常包括单片机最小系统、基于EDA开发的可编程高速电路、输入输出扩展电路等。为此，本课题设计出一种基于单片机和可编程逻辑器件综合应用的开发板，该开发板的硬件模块和软件模块可以根据需要组成实用系统。电路由于采用了高性能的器件，从而具有高速、高可靠、小型化和低功耗等优点。本文主要内容包括：设计了基于“MCU+FPGA体系结构”的开发板，电路采用单片机担当控制的核心；通过CPLD／FPGA实现单片机I／O端口的扩展和产生系统所需的各种数据和控制信号。开发板包括了电子设计中常用的模块电路：数／模转换模块、模／数转换模块、通用键盘和显示模块等。同时编写了与开发板系统相配套的单片机子程序文件。由于电路采用了单片机和可编程逻辑逻辑器件的综合应用技术，使得电路连线减少、可靠性提高，从而减小了开发者的工作强度。本文涉及的电路和程序经过调试运行，实现可靠，可以用于电子设计作品的设计。
二、多片大规模可编程器件的配置应用——基于ALTERA器件（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、多片大规模可编程器件的配置应用——基于ALTERA器件（论文提纲范文）
（1）Fizeau干涉光纤水听器解调算法的FPGA实现研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 FPGA发展历程及现状 |
| 1.3 FPGA技术在光纤光栅水听器解调技术中的应用现状 |
| 1.3.1 强度解调法 |
| 1.3.2 波长解调法 |
| 1.3.3 相位解调法 |
| 1.4 主要研究内容 |
| 第2章 FPGA解调算法理论基础 |
| 2.1 FPGA的结构和工作原理 |
| 2.1.1 FPGA的芯片结构 |
| 2.1.2 FPGA芯片的工作原理 |
| 2.1.3 FPGA芯片的编程方式 |
| 2.2 FPGA解调算法设计流程 |
| 2.3 高速信号解调处理方法 |
| 2.3.1 编译器环境优化 |
| 2.3.2 添加时序约束 |
| 2.3.3 针对算法优化的流水线技术 |
| 2.3.4 针对算法优化的FSM技术 |
| 2.4 跨时钟域信号处理方法 |
| 2.4.1 定义两级寄存器处理单bit跨时钟域信号 |
| 2.4.2 利用异步双口RAM处理多bit跨时钟域信号 |
| 2.4.3 利用格雷码转换处理多bit跨时钟域信号 |
| 2.5 特殊函数实现方法 |
| 2.5.1 CORDIC算法实现特种函数 |
| 2.5.2 利用IP核实现特种函数 |
| 2.6 本章小结 |
| 第3章 FPGA解调算法设计与仿真 |
| 3.1 解调系统总体方案设计 |
| 3.1.1 系统设计 |
| 3.1.2 器件选型 |
| 3.2 3×3-反正切解调算法原理 |
| 3.3 相位补偿独热码有限状态机设计 |
| 3.3.1 相位翻转现象产生原因 |
| 3.3.2 相位补偿状态机算法设计 |
| 3.3.3 功能仿真结果 |
| 3.4 3×3-反正切解调系统各模块逻辑设计 |
| 3.4.1 ADC模块 |
| 3.4.2 寻峰模块 |
| 3.4.3 3×3-反正切解调算法模块 |
| 3.4.4 相位补偿模块 |
| 3.4.5 FIFO模块 |
| 3.4.6 PCIE传输模块 |
| 3.5 基于Modelsim的FPGA算法仿真验证 |
| 3.6 本章小结 |
| 第4章 FPGA解调算法实验验证 |
| 4.1 Fizeau干涉光纤水听器阵列实验系统搭建与硬件介绍 |
| 4.1.1 实验系统搭建 |
| 4.1.2 实验系统硬件介绍 |
| 4.2 基于振动液柱法的水声信号解调实验研究 |
| 4.2.1 振动液柱法实验系统装置搭建 |
| 4.2.2 解调系统的时域响应验证 |
| 4.2.3 解调系统的频域响应验证 |
| 4.3 基于独热码的有限状态机补偿算法结果分析 |
| 4.4 解调系统时序与功耗分析 |
| 4.4.1 独热码有限状态机相位补偿算法的时序与功耗分析 |
| 4.4.2 关于系统高速时钟优化的时序与功耗分析 |
| 4.5 本章小结 |
| 第5章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士期间发表的论文和参与的项目 |
| 附录 |
（2）基于uClinux的FPGA远程升级系统的设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题背景 |
| 1.2 课题意义 |
| 1.3 国内外现状 |
| 1.4 课题的研究内容及设计方法 |
| 1.5 本文的组织结构 |
| 第2章 开发平台及工具介绍 |
| 2.1 开发平台介绍 |
| 2.1.1 “Net.M Core万兆网络多核处理器”项目简介 |
| 2.1.2 Altera Stratix Ⅳ GT 100G开发平台介绍 |
| 2.2 FPGA及FPGA开发工具介绍 |
| 2.2.1 FPGA技术 |
| 2.2.2 FPGA的配置方式 |
| 2.2.3 SOPC技术 |
| 2.2.4 FPGA及SOPC设计流程 |
| 2.2.5 Quartus Ⅱ开发环境介绍 |
| 2.2.6 Altera Nios Ⅱ命令行工具介绍 |
| 2.2.7 uClinux简介 |
| 第3章 课题需求分析及系统方案设计 |
| 3.1 课题需求分析 |
| 3.2 总体方案设计 |
| 3.3 系统硬件方案 |
| 3.4 系统软件方案 |
| 3.4.1 NOR Flash存储器区域划分 |
| 3.4.2 CGI程序工作流程图 |
| 第4章 硬件系统设计 |
| 4.1 配置控制器设计 |
| 4.1.1 Max Ⅱ CPLD简介 |
| 4.1.2 PFL IP模块介绍 |
| 4.1.3 PFL IP模块实例化 |
| 4.1.4 Max Ⅱ CPLD的配置 |
| 4.2 SOPC设计 |
| 4.2.1 Stratix Ⅳ FPGA简介 |
| 4.2.2 Avalon总线简介 |
| 4.2.3 NiosⅡ Linux CPU实例化 |
| 4.2.4 CFI Flash接口设计 |
| 4.2.5 DDR3 SDRAM接口设计 |
| 4.2.6 远程通信接口设计 |
| 4.2.7 Qsys互联与硬件系统生成 |
| 4.2.8 硬件系统功能验证 |
| 第5章 软件系统设计与系统测试 |
| 5.1 开发平台的搭建 |
| 5.2 uClinux移植与剪裁 |
| 5.3 系统应用开发 |
| 5.3.1 IO驱动设计 |
| 5.3.2 BOA Web服务器搭建与CGI程序设计 |
| 5.4 系统联合测试 |
| 第6章 总结与展望 |
| 参考文献 |
| 致谢 |
| 附件 |
（3）FPGA低功耗设计相关技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 目录 |
| 1 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 FPGA的基本结构及主流厂商 |
| 1.2.1 FPGA的基本结构 |
| 1.2.2 FPGA主流厂商 |
| 1.3 FPGA功耗来源及其发展趋势 |
| 1.3.1 CMOS电路功耗组成 |
| 1.3.2 FPGA的功耗来源 |
| 1.3.3 FPGA的功耗发展趋势 |
| 1.4 FPGA低功耗设计技术研究现状 |
| 1.4.1 动态功耗设计技术研究现状 |
| 1.4.2 静态功耗设计技术研究现状 |
| 1.4.3 FPGA功耗评估技术研究现状 |
| 1.5 本文的研究内容和结构安排 |
| 2 面向FPGA的低泄漏功耗SRAM单元设计方法研究 |
| 2.1 引言 |
| 2.2 低功耗SRAM单元设计相关理论 |
| 2.2.1 SRAM单元结构及其工作原理 |
| 2.2.2 SRAM中泄漏电流成分及其减小技术 |
| 2.3 低功耗SRAM单元设计相关研究及存在的问题 |
| 2.4 面向FPGA的低泄漏功耗SRAM单元结构设计 |
| 2.4.1 低泄漏功耗SRAM单元设计方法 |
| 2.4.2 低泄漏功耗SRAM单元设计 |
| 2.5 仿真实验与结果分析 |
| 2.5.1 功耗和性能仿真及结果分析 |
| 2.5.2 SRAM单元噪声容限分析及仿真 |
| 2.6 基于新型SRAM单元的低功耗位翻转算法 |
| 2.6.1 问题的提出 |
| 2.6.2 低功耗位翻转算法 |
| 2.6.3 实验与结果分析 |
| 2.7 本章小结 |
| 3 面向FPGA的低功耗分区式多路选择器设计方法研究 |
| 3.1 引言 |
| 3.2 相关理论 |
| 3.2.1 亚阈值电压及其影响因素 |
| 3.2.2 阈值电压降低对功耗的影响 |
| 3.3 反向体偏置技术 |
| 3.3.1 体偏置技术的工作原理 |
| 3.3.2 反向体偏置技术的工作原理 |
| 3.3.3 反向体偏置技术存在的不足 |
| 3.4 低功耗多路选择器设计相关研究及存在的问题 |
| 3.5 面向FPGA的低功耗分区式多路选择器设计方法 |
| 3.5.1 多路选择器内晶体管工作状态及其泄漏电流分析 |
| 3.5.2 低功耗分区式多路选择器设计 |
| 3.6 仿真实验与结果分析 |
| 3.7 本章小结 |
| 4 低功耗岛式FPGA结构设计方法研究 |
| 4.1 引言 |
| 4.2 相关研究工作 |
| 4.3 低功耗岛式FPGA结构设计与机理分析 |
| 4.3.1 岛式FPGA结构 |
| 4.3.2 低功耗岛式FPGA结构设计 |
| 4.3.3 低功耗岛式FPGA结构工作机理分析 |
| 4.4 仿真实验与结果分析 |
| 4.4.1 实验方案 |
| 4.4.2 实验结果及分析 |
| 4.5 本章小结 |
| 5 基于FPGA内置RAM的低功耗寄存器堆设计方法研究 |
| 5.1 引言 |
| 5.2 FPGA中寄存器堆的传统设计方法 |
| 5.2.1 寄存器堆的基本结构 |
| 5.2.2 传统寄存器堆设计方法 |
| 5.3 基于FPGA内置块RAM的低功耗寄存器堆设计 |
| 5.3.1 FPGA内存储资源介绍 |
| 5.3.2 基于资源优化配置的低功耗设计思路 |
| 5.3.3 基于内置块RAM的低功耗寄存器堆设计 |
| 5.4 仿真实验与结果分析 |
| 5.4.1 实验方案 |
| 5.4.2 功耗分析流程及分析工具 |
| 5.4.3 实验结果及分析 |
| 5.5 本章小结 |
| 6 面向FPGA的低功耗容错状态机设计方法研究 |
| 6.1 引言 |
| 6.2 相关工作 |
| 6.2.1 有限状态机介绍 |
| 6.2.2 低功耗有限状态机设计相关研究 |
| 6.2.3 空间辐射效应及常用的容错技术 |
| 6.3 面向FPGA的低功耗容错有限状态机设计 |
| 6.3.1 低功耗容错状态机设计研究现状 |
| 6.3.2 基于FPGA内置RAM的低功耗容错状态机设计 |
| 6.3.3 系统可靠性分析 |
| 6.4 仿真实验与结果分析 |
| 6.5 本章小结 |
| 7 结论与展望 |
| 7.1 结论 |
| 7.2 展望 |
| 参考文献 |
| 攻读学位期间主要的研究成果 |
| 致谢 |
（4）可编程逻辑器件测试系统（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题背景及意义 |
| 1.2 国内外研究动态 |
| 1.3 主要工作及内容安排 |
| 第2章 测试系统总体方案设计 |
| 2.1 测试系统的总体结构概述 |
| 2.2 测试的基本原理 |
| 2.3 通信接口及上位机软件选择 |
| 2.4 本章小结 |
| 第3章 系统硬件设计 |
| 3.1 IspLsi1032测试板主控部分设计 |
| 3.2 IspLsi1032测试板被测部分设计 |
| 3.3 本章小结 |
| 第4章 系统软件设计 |
| 4.1 可编程逻辑器件设计语言 |
| 4.2 可编程逻辑器件逻辑功能设计 |
| 4.3 上位机软件设计 |
| 4.4 本章小结 |
| 第5章 IspLsi1032E测试系统的实现 |
| 5.1 复杂的可编程逻辑器件CPLD |
| 5.2 CPLD器件IspLsi1032E |
| 5.3 测试内容及基本流程 |
| 5.4 测试步骤及算法分析 |
| 5.5 本章小结 |
| 第6章 结论与展望 |
| 6.1 工作结论 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
| 个人简介 |
| 附录 |
| 附录1 IspLsi1032E测试板部分原理图 |
| 附录2 IspLsi1032E测试板 |
（5）FPGA发展策略和新方案盘点（论文提纲范文）
| Xilinx发展策略:目标设计平台+高性能技术 |
| 方案推荐:广播视频引擎设计平台和SMPTE2022 IP核心 |
| Altera发展策略:嵌入式计划+高性能技术 |
| 方案推荐:28nm FPGA系列 |
| Lattice发展策略:低功耗+低成本 |
| 方案推荐:基于FPGA的低成本设计平台 |
| Microsemi发展策略:高可靠性+低功耗 |
| 方案推荐:65nm嵌入式快闪平台 |
（6）基于FPGA的音频开发平台的设计及其SOPC实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 论文背景及意义 |
| 1.2 可编程逻辑器件的发展 |
| 1.3 FPGA 与SOPC 的简介 |
| 1.3.1 由SOC 到SOPC |
| 1.3.2 基于FPGA 构建SOPC 系统 |
| 1.3.3 SOPC 的发展现状 |
| 1.4 论文内容及组织结构 |
| 第二章 SOPC系统的设计方法研究 |
| 2.1 软硬件协同设计方法的发展 |
| 2.1.1 传统的嵌入式系统设计方法的局限 |
| 2.1.2 基于SOPC 的软硬件协同设计方法研究 |
| 2.1.3 支持SOPC 软硬件协同设计的工具 |
| 2.2 SOPC 开发流程 |
| 2.3 SOPC 开发工具 |
| 2.4 NiosⅡ处理器概述 |
| 2.4.1 嵌入式软核处理器的比较 |
| 2.4.2 NiosⅡ微处理器系统介绍 |
| 2.4.3 NiosⅡ微处理器的优势及发展前景 |
| 第三章 系统硬件平台的设计与构建 |
| 3.1 系统硬件平台的构成 |
| 3.2 开发平台硬件选型与电路设计 |
| 3.2.1 FPGA 主芯片的选择 |
| 3.2.2 音频电路模块设计 |
| 3.2.3 电源模块设计 |
| 3.2.4 存储模块设计 |
| 3.2.5 通用串口模块设计 |
| 3.2.6 配置电路模块的设计 |
| 3.2.7 其它模块设计 |
| 3.3 硬件电路的连接验证 |
| 3.4 本章小结 |
| 第四章 SOPC系统的配置与实现 |
| 4.1 使用SOPC Builder 创建系统模块 |
| 4.2 FIR 滤波器的设计与SOPC 实现 |
| 4.2.1 FIR 滤波器介绍 |
| 4.2.2 FIR 滤波器原理 |
| 4.2.3 基于Matlab 设计FIR 滤波器 |
| 4.2.4 生成FIR 滤波器模块 |
| 4.3 NiosⅡIDE 开发调试 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 致谢 |
| 参考文献 |
（8）基于FPGA电路重构技术的电子系统设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 前言 |
| 1.1.1 FPGA 发展概述 |
| 1.1.2 FPGA 的现状及发展趋势 |
| 1.2 论文研究背景和意义 |
| 第二章 基于FPGA 的可重构系统结构分析 |
| 2.1 发展FPGA 可重构技术的原因 |
| 2.2 FPGA 可重构设计的结构基础 |
| 2.3 FPGA 的重构方式 |
| 2.3.1 全局重构 |
| 2.3.2 局部重构 |
| 2.4 支持重构技术的典型FPGA 器件 |
| 2.5 基于FPGA 的可重构系统结构分析 |
| 2.6 MPU+FPGA 结构的可重构系统的结构特点 |
| 2.7 MPU 控制FPGA 工作的可重构系统 |
| 2.8 MPU 协同FPGA 工作的可重构系统 |
| 2.9 单片 FPGA 上的 SoC—SoPC |
| 2.10 基于FPGA 的可重构系统的应用简析 |
| 第三章 基于FPGA 电路重配置技术的应用 |
| 3.1 系统描述和分析 |
| 3.1.1 多个FPGA 配置文件存放在EPROM 中 |
| 3.1.2 基于FPGA 的18 路电子抢答器 |
| 3.1.3 基于FPGA 的数字显示电子时钟 |
| 3.2 FPGA 配置方案的论证 |
| 3.2.1 采用PC 机的配置方案 |
| 3.2.2 采用专用配置芯片的配置方案 |
| 3.2.3 采用CPLD 在线配置FPGA 的配置方案 |
| 3.2.4 采用单片机在线配置FPGA 的配置方案 |
| 3.3 FPGA 的配置模式 |
| 3.3.1 被动串行配置模式时序分析 |
| 3.3.2 PS 配置时序分析 |
| 3.4 配置文件简介 |
| 第四章 FPGA 电路可重配置系统硬件设计 |
| 4.1 系统芯片的选择 |
| 4.1.1 单片机AT89C51 |
| 4.1.2 可紫外线擦除可编程只读存储器(EPROM) 27C512 |
| 4.1.3 FPGA 器件EP1K30TC144-3 |
| 4.2 MCU 电路及存储器电路 |
| 4.3 基于FPGA 的18 路电子抢答器电路 |
| 4.4 基于FPGA 的数字显示电子时钟电路 |
| 第五章 FPGA 电路结构可重配置系统软件设计 |
| 5.1 十八路抢答器FPGA 的VHDL 程序设计及源程序 |
| 5.1.1 FPGA 完成的任务 |
| 5.1.2 FPGA 芯片内部电路结构图 |
| 5.2 FPGA 的VHDL 源程序 |
| 5.3 FPGA 的配置信息下载到EPROM 存储器中 |
| 5.4 MCU 的汇编语言程序设计及源程序 |
| 5.4.1 MCU 完成的任务 |
| 5.4.2 程序流程图 |
| 5.4.3 MCU 完成FPGA 配置操作过程描述 |
| 5.4.4 单片机汇编语言源程序 |
| 5.5 单片机目标程序的下载 |
| 第六章 系统设计总结与展望 |
| 致谢 |
| 参考文献 |
| 附录 攻读硕士学位期间发表的论文 |
（9）可编程逻辑器件的历程与发展（论文提纲范文）
| 1 可编程逻辑器件的基本描述 |
| 2 可编程逻辑器件的分类与历史演变 |
| 2.1 可编程逻辑器件(PLD)的3种分类法[2] |
| 2.1.1 按与或阵列可编程性分类 |
| 2.1.2 按集成度分类 |
| 2.1.3 按编程工艺分类 |
| 2.2 可编程逻辑器件的历史演变 |
| 3 FPGA和CPLD |
| 3.1 FPGA和CPLD的概况 |
| 3.2 FPGA和CPLD的对比 |
| 3.3 同体优势 |
| 4 世界各可编程逻辑器件生产厂家对比 |
| 4.1 概况 |
| 4.2 四大主要FPGA公司 |
| 5 FPGA的未来发展趋势 |
| 5.1 大容量、低电压、低功耗FPGA |
| 5.2 系统级高密度FPGA |
| 5.3 FPGA和ASIC出现相互融合 |
| 5.4 动态可重构FPGA |
| 5.5 向高速可预测延时方向发展 |
| 5.6 向数模混合可编程方向发展 |
| 5.7 向多功能、嵌入式模块方向发展 |
| 5.8 向SOPC方向发展 |
| 6 总结 |
（10）电子竞赛开发板的设计（论文提纲范文）
| 摘要 |
| Abstract |
| 目录 |
| 第1章 绪论 |
| 1.1 选题的意义和背景 |
| 1.1.1 选题的意义 |
| 1.1.2 选题的背景 |
| 1.2 本文主要内容 |
| 第2章 EDA技术的发展及可编程逻辑器件的应用 |
| 2.1 EDA技术的发展 |
| 2.2 可编程逻辑器件在电子产品中的应用 |
| 2.2.1 可编程逻辑器件的特点和分类 |
| 2.2.2 可编程逻辑器件在电子产品中的应用 |
| 2.3 FPGA/CPLD设计技术 |
| 2.3.1 设计方法 |
| 2.3.2 设计流程 |
| 2.3.3 FPGA高端开发技术 |
| 第3章 开发板硬件电路实现 |
| 3.1 单片机+FPGA/CPLD体系结构的特点 |
| 3.1.1 以纯单片机作为控制核心的系统设计的特点 |
| 3.1.2 以纯CPLD/FPGA为控制核心的系统的设计特点 |
| 3.2 开发板的主要组成部分 |
| 3.3 可编程逻辑器件选型 |
| 3.3.1 CPLD与 FPGA结构的比较 |
| 3.3.2 CPLD与 FPGA使用性能的比较 |
| 3.3.3 ACEX1K系列简介 |
| 3.4 开发板主板硬件设计 |
| 3.4.1 显示模块 |
| 3.4.2 键盘模块 |
| 3.4.3 A/D转换模块 |
| 3.4.4 D/A转换部分 |
| 3.4.5 芯片的下载电路 |
| 3.4.6 单片机和FPGA的连接 |
| 3.4.7 串行通讯模块 |
| 3.4.8 串行EEPROM |
| 3.4.9 电源部分 |
| 3.4.10 时钟模块 |
| 第4章 FPGA片内逻辑功能设计 |
| 4.1 FPGA与单片机接口逻辑的VHDL设计 |
| 4.2 通用键盘控制设计 |
| 4.3 A/D器件及多路模拟开关的控制接口 |
| 4.3.1 AD574的控制器设计 |
| 4.3.2 通道控制器 |
| 4.3.3 SRAM数据写入控制器 |
| 第5章 开发板的使用及实例 |
| 5.1 单片机子程序使用方法 |
| 5.2 等精度频率计设计实例 |
| 5.2.1 等精度频率测量原理 |
| 5.2.2 频率计的单片机主控模块 |
| 5.2.3 FPGA/CPLD实现模块 |
| 5.3 开发板硬件抗干扰设计 |
| 第6章 结束语 |
| 致谢 |
| 参考文献 |
| 附录1 攻读学位期间发表论文参与项目情况 |
| 附录2 开发板部分实物图 |
四、多片大规模可编程器件的配置应用——基于ALTERA器件（论文参考文献）
- [1]Fizeau干涉光纤水听器解调算法的FPGA实现研究[D]. 赵晨光. 武汉理工大学, 2020
- [2]基于uClinux的FPGA远程升级系统的设计与实现[D]. 王琪. 山东大学, 2015(02)
- [3]FPGA低功耗设计相关技术研究[D]. 李列文. 中南大学, 2014(12)
- [4]可编程逻辑器件测试系统[D]. 徐云厚. 长江大学, 2013(03)
- [5]FPGA发展策略和新方案盘点[J]. 陆楠. 电子设计技术, 2011(08)
- [6]基于FPGA的音频开发平台的设计及其SOPC实现[D]. 王婷雅. 西安电子科技大学, 2011(07)
- [7]FPGA器件设计技术发展综述[J]. 杨海钢,孙嘉斌,王慰. 电子与信息学报, 2010(03)
- [8]基于FPGA电路重构技术的电子系统设计[D]. 雷新军. 武汉科技大学, 2009(02)
- [9]可编程逻辑器件的历程与发展[J]. 潘锐捷,陈彪,刘西安. 电子与封装, 2008(08)
- [10]电子竞赛开发板的设计[D]. 毕立恒. 郑州大学, 2007(04)
标签：fpga论文; 可编程逻辑控制器论文; 单片机最小系统论文; 系统配置论文; 模块测试论文;